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1 概述

當今計算機系統DDR3存儲器技術已得到廣泛應用，數據傳輸率一再被提升，現已高達1866Mbps。在這種高速總線條件下，要保證數據傳輸質量的可靠性和滿足并行總線的時序要求，對設計實現提出了極大的挑戰。

本文主要使用了Cadence公司的時域分析工具對DDR3設計進行量化分析，介紹了影響信號完整性的主要因素對DDR3進行時序分析，通過分析結果進行改進及優化設計，提升信號質量使其可靠性和安全性大大提高。

2 DDR3介紹

DDR3內存與DDR2內存相似包含控制器和存儲器2個部分，都采用源同步時序，即選通信號(時鐘)不是獨立的時鐘源發送，而是由驅動芯片發送。它比DR2有更高的數據傳輸率，最高可達1866Mbps；DDR3還采用8位預取技術，明顯提高了存儲帶寬；其工作電壓為1.5V，保證相同頻率下功耗更低。

DDR3接口設計實現比較困難，它采取了特有的Fly-by拓撲結構，用“Write leveling”技術來控制器件內部偏移時序等有效措施。雖然在保證設計實現和信號的完整性起到一定作用，但要實現高頻率高帶寬的存儲系統還不全面，需要進行仿真分析才能保證設計實現和信號質量的完整性。

3 仿真分析

對DDR3進行仿真分析是以結合項目進行具體說明：選用PowerPC 64位雙核CPU模塊，該模塊采用Micron公司的MT41J256M16HA—125IT為存儲器。Freescale公司P5020為處理器進行分析，模塊配置內存總線數據傳輸率為1333MT/s，仿真頻率為666MHz。

3.1仿真前準備

在分析前需根據DDR3的阻抗與印制板廠商溝通確認其PCB的疊層結構。在高速傳輸中確保傳輸線性能良好的關鍵是特性阻抗連續，確定高速PCB信號線的阻抗控制在一定的范圍內，使印制板成為“可控阻抗板”，這是仿真分析的基礎。DDR3總線單線阻抗為50Ω，差分線阻抗為100Ω。

設置分析網絡終端的電壓值；對分析的器件包括無源器件分配模型；確定器件類屬性；確保器件引腳屬性(輸入＼輸出、電源＼地等)……